Stage Ingénieur : Techniques de vérification basse consommation utilisant l'UVM, les preuves formelles et les capacités de l'IA (H/F)

Contexte

L’équipe Vérification  de l’unité de produit « Secure Transactions and Identification (STI) » basé à Sophia Antipolis recrute un(e) stagiaire en fin d’étude sur une durée de 6 mois (commençant au premier trimestre 2027) afin d’améliorer la vérification du Power Management de nos composants NFC (Near Field Communication, communication en champ proche).

Ce stage se déroule au sein de l’équipe Vérification de l’unité de produits STI qui offre solutions et composants pour les marchés de la Téléphonie Mobile, du paiement sécurisé, de l’identification numérique, des objets connectés et des infrastructures NFC. Cette équipe est en charge de vérifier des solutions qualifiées aux principaux acteurs de la Téléphonie et des Transactions Mobile. L’équipe de Vérification est engagée dans toutes étapes de Vérification dans le développement d’un composant : de ses étapes de spécifications aux étapes de mise en fonderie, validation, lancement de la production et support aux clients.

Vos Missions 

Le stagiaire participera aux missions principales suivantes :

Vérification Fonctionnelle

• Analyser et comprendre l’architecture de Power Management du SoC (power gating, reset, clocking) et les modèles wreal pour représenter le comportement analogique.
• Comprendre le banc de test SystemVerilog, développer et exécuter des scénarios de test
• Developper des assertions SystemVerilog (SVA)
• Analyser les résultats de simulation, et les métriques de couverture (coverage).

Vérification Formelle

• Utiliser Jasper Formal Proof pour vérifier des propriétés du Power Mangement
• Rédiger des propriétés formelles

Exploration de l’IA pour la Vérification Analogique et Mixte

• Étudier comment les outils d’Intelligence Artificielle (IA) et de Machine Learning (ML) peuvent contribuer à améliorer nos activités de vérification.

Cette expérience pourra être prolongée par de la Vérification SoC ou preuve formelle d’IP

Votre Profil

Niveau d’études : Bac + 5, dernière année d’école d’ingénieur en spécialité Circuits Intégrés, Systèmes Electroniques Intégrés,  Electronique, Micro-Electronique.

Curieux(se) : désireux(se) d'approfondir des sujets techniques complexes et d'explorer des approches innovantes.

Ouvert(e) d'esprit : à l'aise pour apprendre de nouvelles méthodologies et faire le lien entre les concepts numériques (digital) et analogiques.

Autonome : capable de travailler de manière indépendante, d'investiguer les problèmes et de proposer des solutions.

Solide techniquement : disposant de connaissances de base en conception numérique, en SystemVerilog et en concepts de vérification.

Motivé(e) à progresser dans la vérification d'IP ou de SoC en contribuant à des solutions innovantes.

Un bon niveau d’anglais est exigé.

Context

Verification team located in Sophia Antipolis within the Business Line « Secure Transactions and Identification (STI) » is looking for an intern engineer for a 6-months period (starting first 2027 quarter) in order to improve digital verification of Power Management embedded into our NFC  (Near Field Communication) components.

This internship is taking place within the Digital Verification Team for STI Business Line offering solutions for secure mobility and retail, secure payment and identity, IoT security, NFC infrastructure and Secure Embedded transactions. This team is tasked with delivering High Quality solutions for Mobile Transactions to demanding Mobile customers. Verification Team is involved in all Verification activities from Specifications to Tape-Out, validation, ramp to production and customer support.

Responsibilities

The trainee will support and perform the main missions :

Functional Verification

• Analyze and understand SoC power‑management architecture, including power‑gating, resets, clocking interactions and wreal models to represent analog behavior.
• Understand SystemVerilog testbench and write and execute test scenarios covering Power‑state transitions, Low‑power entry/exit sequences, Power‑up/power‑down ordering…
• Implement assertions (SVA) to ensure architectural rules are respected.
• Analyze simulation results, waveform traces, and coverage metrics.

Formal Verification

• Use Jasper Formal Proof to verify correctness of Power controller finite‑state machines, Safety conditions, Reset and isolation sequencing, Deadlock…
• Write formal properties and refine design constraints to achieve full proof convergence

Exploring AI for Analog/Mixed‑Signal Verification

• Investigate how AI/ML tools can support our Verification

This training can be pursued with SoC Verification or IP formal proof

Your profile :

Education : Bac + 5 years, last Engineering School with options :  Integrated Circuits, Integrated Electronics Systems, Electronics, Micro-Electronics, Embedded Systems, Electronics Systems.

We are looking for a candidate who is:

• Curious, eager to dive into complex technical topics and explore innovative approaches
• Open‑minded, comfortable learning new methodologies, combining digital and analog concepts
• Autonomous, able to work independently, investigate issues, and suggest solutions
• Technically solid, with digital design knowledge, System Verilog, and verification concepts
• Motivated to grow in IP or SoC verification with innovative solutions

A good English proficiency is required.

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